VHDLのクロックイベント

verilogだとこう。

always @(posedge CLK) begin
 A <= B;
end

でもVHDLだとこう。

process(CLK) begin
 if(CLK'event and CLK = '1')then
  A <= B;
 end if;   
end processs;

長い。 Quartusの記述テンプレートをたまたま見たところ、

process(CLK) begin
 if(rising_edge(CLK))then
  A <= B;
 end if;   
end processs;

という記述があった。こっちにする。